更新时间：2022-08-21 20:32:11 来源：leyu体育电竞 作者：乐鱼电竞登录 类型：解决方案
备注：DSP I2C总线在核心板内部已连接EEPROM，用于存储IBL引导程序。从系统稳定性角度考虑，建议进行底板设计时尽量选用其他通信总线完成功能设计。
核心板采用3个工业级晶振U15、U17和U18，为板载DSP提供系统时钟源。其中U15晶振和U17晶振时钟频率均为25MHz，精度为±25ppm，用作板载CDCM61002时钟芯片的时钟源。U18晶振时钟频率为50MHz，精度为±25ppm，经转换为差分时钟后为DSP的DDR控制器提供时钟源。
核心板采用工业级晶振U45为板载CPLD提供系统时钟源。U45晶振时钟频率为25MHz，精度为±50ppm。
核心板DSP端时钟系统采用2个工业级CDCM61002时钟芯片。一个由U15晶振输入25MHz时钟源，倍频后产生两路100MHz差分时钟，分别向DSP的CORECLK、PASSCLK和PCIECLK提供时钟输入。另一个由U17晶振输入25MHz时钟源，倍频后产生两路250MHz差分时钟，分别向DSP的SRIOSGMII和HyperLink提供时钟输入。
核心板DSP PCIe接口支持同源时钟模式和非同源时钟模式。其中非同源时钟模式采用板载CDCM610002时钟芯片输出的100MHz时钟源，同源时钟模式采用评估底板PCIe接口输入的时钟源。
核心板FPGA端时钟系统采用2个工业级CDCM61002时钟芯片，时钟系统框图如下所示。
一个CDCM61002时钟芯片由U31晶振输入25MHz时钟源，默认通过下图硬件配置电路，倍频后产生两路100MHz差分时钟，分别向FPGA的BANK 115 GTX0输入和BANK 116 GTX1输入提供时钟源。
核心板采用分立电源供电设计，所选电源方案均满足工业级环境使用要求。电源系统设计满足板载DSP、FPGA的供电要求，通过核心板板载CPLD程序控制电源使能，满足上电时序要求。核心板采用9V直流电源供电。
核心板板载CPLD，出厂时已经固化用于控制核心板DSP、FPGA上电时序的程序，用户可无需进行CPLD程序开发。
核心板板载7个LED。其中LED0为电源指示灯，在核心板供电后默认点亮。LED8为CPLD状态指示灯，在核心板DSP上电复位完成后点亮。LED1和LED2为DSP端用户可编程指示灯，分别对应GPIO14和GPIO15两个引脚，高电平点亮。LED3和LED4为FPGA端用户可编程指示灯。LED5为FPGA DONE指示灯，当FPGA初始化完成后会点亮。
核心板B2B连接器分别为CON0A（对应评估底板CON0A）、CON0B（对应评估底板CON0B）、CON0C（对应评估底板CON0C）、CON0D（对应评估底板CON0D），引脚排列如下图所示。
其中“B2B引脚号”为核心板B2B连接器引脚序列号，“芯片引脚号”为DSP/FPGA引脚序列号，“引脚信号名称”为DSP/FPGA引脚信号名称，NC表示该引脚信号未连接到DSP/FPGA引脚，“引脚功能”为核心板引脚推荐功能描述。
“B2B引脚号”NC表示核心板该内部引脚未引出到B2B连接器，其他代表内部已使用且同时引出到核心板B2B连接器。
DSP处理器在核心板内部通过SRIO、EMIF16、I2C、GPIO与FPGA相连，具体引脚连接关系如下表所示。
下表为核心板内部已作上下拉配置引脚的说明。表中未说明的引脚，核心板内部默认未作上下拉配置，直接引出到B2B连接器。
状态1：评估板不接入外接模块，DSP运行LED测试例程，FPGA运行资源利用率较低的LED测试例程。
状态2：评估板不接入外接模块，DSP运行FFT测试程序，8个C66x核心的资源使用率约为100%；FPGA运行资源利用率较高的IFD综合功能测试程序，电源功率约为6.946W，资源利用率如下图所示。
核心板在常温环境、“状态2”的条件下稳定工作10min后，分别在增加散热器（不开启风扇）、增加散热器（开启风扇）的情况下，测得核心板热成像图如下所示。H为最高温度，S为平均温度。
元器件最高高度：指核心板最高元器件水平面与PCB正面水平面的高度差。核心板最高元器件为DSP(U1)。
基于SOM-TL6678F核心板设计底板时，请务必满足最小系统设计要求，具体如下。
VDD_9V_SOM(VDD_9V_BRD)为核心板的主供电输入。如产品一般在室温环境下使用，核心板电源功率建议参考评估板按最大27W进行设计；如产品一般在高温环境下使用，核心板电源功率建议按最大40W进行设计。
VDD_9V_SOM在核心板内部未预留总电源输入的储能大电容，底板设计时请参照评估板原理图，在靠近B2B连接器位置放置储能大电容。
XADC电源引脚VCCADC_0在核心板内部已连接到1.8V，XADC参考电压输入引脚XADC_VREF_0在核心板内部已经接GNDADC_0，此时将默认使用FPGA内部参考电压，同时该引脚通过0R电阻（默认空贴）引出到B2B。
核心板设计默认不使用VCCBATT电源，该引脚已在核心板内部设计1K下拉电阻到GND。
用户可参考评估底板SYS_BOOTSET部分电路（如下图），以及相关配置说明进行电路设计即可。
由于DSP端BOOTSET引脚与GPIO信号存在复用关系，如使用GPIO外接设备，请保证DSP在上电初始化过程中BOOTSET引脚电平不受外接设备的影响，否则将会导致DSP无法正常启动。
板载DSP PCIe接口支持非同源时钟模式和同源时钟模式，核心板引出SYS_BOOTSET[4]引脚进行选择配置，0为非同源模式，1为同源模式。其中非同源时钟模式采用板载CDCM610002时钟芯片输出的100MHz时钟源，同源时钟模式采用评估底板PCIe接口输入的时钟源。
0为Master SPI模式，此时FPGA可进行程序在线加载、固化并离线为Slave Serial模式，此时DSP可通过SPI总线在线加载FPGA程序。
RESETFULLZ(DSP_RSTFULL)为DSP的复位输入引脚，该复位信号不但复位所有寄存器，还将复位所有调试环境。底板设计时应增加10K上拉电阻。
RESETZ为DSP的WARM RESET复位输入引脚，该复位信号会复位除调试环境以外的所有功能逻辑。底板设计时应增加10K上拉电阻。
nNMI(DSP_NMIZ)为DSP不可屏蔽中断引脚，底板设计时应增加10K上拉电阻。
PROGRAM_B(FPGA_PROG)信号用于复位FPGA逻辑。核心板未经过处理直接引出到B2B，不使用时注意使用上拉将其电平固定。
SYS_nRESET信号连接核心板内部CPLD，当该信号被拉低时，CPLD将控制DSP、FPGA重新上电，不使用时注意使用上拉将其电平固定。
BANK 14中的PUDC_B引脚为FPGA IO启动上拉使能配置引脚，在核心板内部已设计1K下拉电阻到GND，并通过核心板B2B连接器引出。
FPGA的CFGBVS引脚在核心板中已直连1.8V电源，下图为CFGBVS的配置说明。
由于核心板功耗较高，请使用风扇方式进行散热，底板设计时建议保留风扇控制电路。
评估底板将核心板DSP的UART_RXD和UART_TXD引脚通过CP2105芯片引到Micro USB接口，作为DSP端系统调试串口使用。底板设计时，建议保留UART作为系统调试串口。
存在问题：由核心板引出的FMC1、FMC2接口的LA信号未严格按照等长设计，在进行高速信号通信时可能会造成通信时序不对齐，从而影响通信质量。
使用说明：底板设计时，FMC接口信号等长设计请勿超过+/-100mil。如产品已成型，且LA信号未严格按照等长设计，可考虑通过软件进行时序优化。